на основе open-source решений

• Моделирование синтезируемой и имплементируемой части дизайна – маршрут Yosys + nextpnr.

• Моделирование несинтезируемой части дизайна – компилятор Verilator.

• Верификация дизайна – cocotb.

• Поддерживаемые HDL языки: Verilog-2005, VHDL-2008.

• Языки написания тестбенчей: Verilog-2005, SystemVerilog-2015 (с огр.), cocotb (с огр.).

• Интерфейсы для подключения моделей: SystemVerilog DPI, cocotb, C++ API.

• Поддержка моделирования как поведенческого RTL, так и нетлистов без задержек.

• Автоматическое разделение входных HDL модулей на синтезируемые и не синтезируемые.

• Синтезируемая часть дизайна разделяется на блоки, которые синхронизируются раз в такт.