Начата разработка цифровой схемотехники (netlist) для процессора MALT-Cv1 по техпроцессу фабрики TSMC 28 nm HPC+ (high-performance computing - высокопроизводительные вычисления). Планируемая площадь кристалла - 12 мм². Данная площадь кристалла является экономическим оптимумом для выпуска пилотной партии в рамках MPW (Multi-Project Wafer). Оценочное энергопотребление на целевой задаче составит примерно 1 Вт, что позволяет достичь значительно более высокой энергоэффективности вычислений, чем на современных центральных процессорах (CPU) и графических процессорах (GPU). Для достижения высоких показателей энергоэффективности дизайна настроен автоматизированный маршрут проектирования СБИС посредством САПР Cadence Genus synthesys solution и Cadence Incisive Enterprise Simulator, позволяющий вскоре после правок RTL получать оценки энергетики на реальной переключательной активности триггеров.

Подробнее

Собран 96-ядерный прототип MALT со смешанной архитектурой на ПЛИС Xilinx Virtex7. В состав прототипа вошли 3 RISC-ядра общего назначения и 96 SIMD-процессорных элементов. В качестве внешней памяти в прототипе используется 512 кБайт BRAM для обеспечения минимальной латентности доступа. Частота функционирования RISC-ядер общего назначения - 100 МГц, SIMD-процессорных элементов - 80 МГц, внутрикристальной шины - 150 МГц. Таким образом, можно уверенно говорить о том, что "в кремнии" такой дизайн сможет функционировать на частотах порядка 1 ГГц.

Подробнее

Разработан ассемблер, поддерживающий алгебраический синтаксис, сходный с используемым в языке Си. При этом программа, реализованная на языке ассемблера программируемого ускорителя, является также корректной программой на языке Си. Данный полезный побочный эффект использования алгебраической нотации позволил осуществить с высокой производительностью системное моделирование работы программ для программируемого ускорителя с помощью обычного компилятора языка Си. Разработан эмулятор, код которого генерируется автоматически на основе декларативного описания основных параметров архитектуры программируемого ускорителя.

Подробнее

Команда проекта MALT растет. Мы переехали в новую лабораторию. Новые компьютеры, современный интерьер, кофемашина, в общем все, что нужно для плодотворной работы. В команде появляются новые разработчики: специалисты по VHDL и системному программированию. Нас уже двенадцать! И это только сотрудники, работающие на полную ставку, не считая совместителей и наших коллег, работающих удаленно и/или сдельно. Текущий уровень инвестиций позволяет нарастить темп работ и охватить более широкий круг задач. Новые специалисты позволят больше сил уделять прикладному и системному ПО, в необходимом темпе вести работы по проектированию СБИС MALT-C первого поколения.

Подробнее

Завершено проектирование процессорного элемента векторного ускорителя Леопард. Архитектура процессорных элементов выбиралась исходя из требований максимальной гибкости (с точки зрения программирования) при высокой производительности и энергоэффективности на целевых задачах. В итоге была выбрана архитектура на основе древовидного АЛУ.

Подробнее

Решение математических задач предельной сложности из области дискретной математики с идеальным или близким к идеальному распараллеливанием по данным в части компактных по размеру кода и особо сложных математических процедур может быть выполнено энергоэффективно только на специализированных программируемых или конфигурируемых вычислительных структурах, реализованных на ПЛИС/СБИС или в виде специализированных блоков в CPU/GPU.

Подробнее

Производительность и энергоэффективность достигается с помощью специализации, простота программирования - с помощью универсальных конструкций. Мы попробовали объединить два эти подхода и разработали прототип на ПЛИС многоядерного процессора архитектуры MALT со специализированными ускорителями.

Подробнее

Недавно мы завершили сборку и отладку нового монстра - прототипа 210-ядерного процессора в ПЛИС Virtex7 2000T. Это самый большой кристалл в седьмом поколении ПЛИС от Xilinx. А наша MALT система - самый большой из известных на сегодня массивов независимых 32-битных RISC ядер, прототипируемых на одном ПЛИС. Настоящий прототип будет использоваться для отладки на реальных задачах контроллера общих ресурсов, в первую очередь "умного" контроллера памяти при сотнях обращений с разных ядер. Такая система также позволит изучить поведение внутрикристальной шины на пиковых нагрузках при различных конфигурациях (количествах цепочек ядре и их длинны).

Подробнее